Syntax Verilog语法解释_Syntax_Verilog

Syntax Verilog语法解释

syntax verilog

Syntax Verilog语法解释,syntax,verilog,Syntax,Verilog,我正在查看一个verilog代码，我遇到了一个奇怪的语法它不是verilog的一部分，而是verilog AMS，它也可能是verilog-a的一部分该规范可从中获取 Verilog AMS 2.4 2014第1.3.4.1节中的使用示例： module shiftPlus5(in, out); input in; output out; voltage in, out; analog begin V(out) <+ 5.0 + V(in); end end

我正在查看一个verilog代码，我遇到了一个奇怪的语法它不是verilog的一部分，而是verilog AMS，它也可能是verilog-a的一部分

该规范可从中获取

Verilog AMS 2.4 2014第1.3.4.1节中的使用示例：

module shiftPlus5(in, out);
  input in;
  output out;
  voltage in, out; 
  analog begin
    V(out) <+ 5.0 + V(in);
  end
endmodule

我的理解是

module shiftPlus5(in, out);
  input in;
  output out;
  voltage in, out; 
  analog begin
    V(out) <+ 5.0 + V(in);
  end
endmodule