Syntax &引用；“需要一个描述”；实例化类时systemverilog中出错

我想我的Quartus已经坏了，但我希望出现语法错误（外观正确）。我偷了这段代码，因为它不起作用，我希望有人知道在Quartus中签入什么来编译它

代码： 错误：

错误文本：

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夸特斯不合成类。

类

构造仅用于模拟

如此神秘。。。你是说Quartus不能支持这种语言功能？此外，类或Quartus仅用于模拟？您使用的工具甚至不理解

class

是一个关键字，因此它无法告诉您您正在编写的代码不受支持。请定义答案第二句开头的“it”。是否有（un）列表Quartus支持的功能？您似乎正在运行的工具：Quartus Prime analysis and synthesis。看见

class C;
  int x;
  task set (int i);
    x = i;
  endtask
  function int get;
    return x;
  endfunction
endclass

Error (10170): Verilog HDL syntax error at enable_logic_tb.sv(42) near text: "class";  expecting a description. Check for and fix any syntax errors that appear immediately before or at the specified keyword. The Intel FPGA Knowledge Database contains many articles with specific details on how to resolve this error. Visit the Knowledge Database at https://www.altera.com/support/support-resources/knowledge-base/search.html and search for this specific error message number.