verilog中RTL设计的综合与实现

我想综合RTL设计，在内存中排序数据。我不确定是否需要在有测试台或无测试台的情况下合成模块

您需要在没有测试台的情况下合成模块。

您需要一个合成工具。。。测试台用于合成前的模拟和测试。它们不会被合成。