Verilog 简单波形的SVA特性

Verilog 简单波形的SVA特性,verilog,system-verilog,verification,asic,system-verilog-assertions,Verilog,System Verilog,Verification,Asic,System Verilog Assertions,波形:- 我做了一项财产: property p1; a |=> (b == 1)[=2] ##1 (c == 1)[=2] endproperty 但该属性对该波形不起作用,在“c”之前的3个或更多“b”不起作用,在第一个“b”之后的“c”也不起作用 我需要一个属性,它可以在“a”信号后面传递,只传递2个“b”,在“2个c”信号后面传递,它们之间有任意数量的间隙 谢谢您的帮助。在c上的脉冲期间,您没有指定b不应为1,也没有指定在b上的脉冲期间c不应为1 那么,像这样的事情怎么样

波形:-

我做了一项财产:

property p1;
   a |=> (b == 1)[=2] ##1 (c == 1)[=2]
endproperty
但该属性对该波形不起作用,在“c”之前的3个或更多“b”不起作用,在第一个“b”之后的“c”也不起作用

我需要一个属性,它可以在“a”信号后面传递,只传递2个“b”,在“2个c”信号后面传递,它们之间有任意数量的间隙


谢谢您的帮助。

在c上的脉冲期间,您没有指定b不应为1,也没有指定在b上的脉冲期间c不应为1

那么,像这样的事情怎么样:

property p1;
   a |=> ((c == 0) throughout (b == 1)[->2]) ##1 ((b == 0) throughout (c == 1)[->2]);
endproperty
[->N]
运算符是精确的非连续重复运算符或转到重复运算符。对于goto重复,表达式必须在比赛的最后一个循环中保持不变;换言之,只要指定的重复次数出现,就可以完成比赛