VHDL-2008外部名称：参考verilog net？

是否可以使用VHDL-2008分层引用/外部名称引用Verilog网络？Questa Sim（10.6c）停止模拟，并显示以下错误消息：

vsim-8509：“dut_i.my_net”的对象类“SIGNAL”与所表示对象的类“net”不同。

以下是失败的VHDL代码：

alias my_alias is << signal dut_i.my_net : std_logic >>;

别名我的别名是>；

根据Questa用户手册：

Questa SIM支持IEEE 1076-2008标准“外部名称”语法 这允许您从VHDL到VHDL进行分层引用。 目前，这些引用可以跨越Verilog边界，但是 必须以VHDL开头和结尾

因此，答案是否定的

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Questa确实提供了一套信号间谍程序，通过字符串名访问您的Verilog信号。您还必须启用优化可视性来访问这些信号，因为字符串直到运行时才被解析

这超出了VHDL的范围，因为LRM中没有定义跨语言兼容性。这是一个依赖于工具的问题。我的网络是如何在verilog中声明的？从技术上讲，verilog中的所有内容都是一个变量（可能尝试使用此变量而不是信号），对于跨语言访问，您可能仅限于使用signalspy。在这种情况下，my_net是verilog模块的输出（在下一层次结构中保持未连接/打开）。使用“变量”而不是“信号”会导致类似的错误。然后我建议阅读signal spy（其他供应商也提供类似的软件包，但它们都是专有的）。10.6d用户手册，第10章混合语言模拟，使用分层参考的带有通用设计库的独立编译器。