VHDL将8位数字转换为十六进制

我是VHDL新手，我正在努力从8个开关获取输入，以创建一个8位数字，我可以将其转换为十六进制，在两个7段显示器上显示

这是我目前的代码，他们的代码不多，因为我不知道从这里去哪里

ENTITY swToHex IS
    PORT ( 
        SW : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
        HEX : OUT STD_LOGIC_VECTOR(5 DOWNTO 0)
    );
END swToHex;

ARCHITECTURE Structural OF swToHex IS
    SIGNAL A : STD_LOGIC_VECTOR(7 downto 0);
BEGIN
   A(7 downto 0) <= SW(7 downto 0);
END Structural;

实体swToHex是
港口（
SW：标准逻辑向量（7到0）；
十六进制：输出标准逻辑向量（5到0）
);
结束swToHex；
swToHex的体系结构是
信号A：标准逻辑向量（7到0）；
开始
A（7到0）不能直接为七段显示分配十六进制数。你需要使用一个解码器。从中复制代码

此外，十六进制不是6位，通常应该是7位

    library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity to_7seg is
    Port ( A : in  STD_LOGIC_VECTOR (3 downto 0);
          seg7 : out  STD_LOGIC_VECTOR (6 downto 0)
             );
end to_7seg;

architecture Behavioral of to_7seg is

begin

--'a' corresponds to MSB of seg7 and 'g' corresponds to LSB of seg7.
process (A)
BEGIN
    case A is
        when "0000"=> seg7 <="0000001";  -- '0'
        when "0001"=> seg7 <="1001111";  -- '1'
        when "0010"=> seg7 <="0010010";  -- '2'
        when "0011"=> seg7 <="0000110";  -- '3'
        when "0100"=> seg7 <="1001100";  -- '4' 
        when "0101"=> seg7 <="0100100";  -- '5'
        when "0110"=> seg7 <="0100000";  -- '6'
        when "0111"=> seg7 <="0001111";  -- '7'
        when "1000"=> seg7 <="0000000";  -- '8'
        when "1001"=> seg7 <="0000100";  -- '9'
        when "1010"=> seg7 <="0001000";  -- 'A'
        when "1011"=> seg7 <="1100000";  -- 'b'
        when "1100"=> seg7 <="0110001";  -- 'C'
        when "1101"=> seg7 <="1000010";  -- 'd'
        when "1110"=> seg7 <="0110000";  -- 'E'
        when "1111"=> seg7 <="0111000";  -- 'F'
        when others =>  NULL;
    end case;
end process;

end Behavioral;

seg1 : to_7seg port map(A(3 downto 0),HEX0);
seg2 : to_7seg port map(A(7 downto 4),HEX1);