DirectVHDL警告C0007:体系结构具有未绑定的实例

我写的代码有问题。我在尝试模拟时不断出错。 警告C0007：体系结构具有未绑定的实例（例如shifter2）

这是我的密码。我正在使用DirectVHDL-PE

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;    
use ieee.std_logic_unsigned.all;

entity multi3 is
  port (   
    C : in std_logic_vector (7 downto 0);
    D : out std_logic_vector (10 downto 0));
end multi3;

architecture behavioral of multi3 is

component shifter
  port (
    Rin : in std_logic;
    A : in std_logic_vector(7 downto 0);
    B : out std_logic_vector(7 downto 0);
    Lout: out std_logic);
end component;

signal E, F : std_logic_vector (7 downto 0);
signal L1, L2 : std_logic;

begin

shifter1 : shifter port map('0',C,E,L1);

shifter2 : shifter port map('0',E,F,L2);

D<=('0' & L1 & L2 & F)+C;

end Behavioral;

ieee库；
使用ieee.std_logic_1164.all；
使用ieee.std_logic_arith.all；
使用ieee.std_logic_unsigned.all；
实体3是
港口（
C：标准逻辑向量（7到0）；
D：输出标准逻辑向量（10到0）；
末端蛋白3；
multi3的行为体系结构是
元件移位器
港口(
Rin：标准逻辑；
A：标准逻辑向量（7到0）；
B：输出标准逻辑向量（7到0）；
Lout：输出标准（U逻辑）；
端部元件；
信号E，F：标准逻辑向量（7到0）；
信号L1、L2:std_逻辑；
开始
移位器1：移位器端口映射（'0'，C，E，L1）；
移位器2：移位器端口映射（'0'，E，F，L2）；
通常这意味着您尚未编译组件的代码，模拟器无法将移位器块映射到实际源。我还注意到DirectVHDL是一个非常非常旧的模拟器，您不能再买了。你有没有可能尝试一些更新的东西？GHDL是免费的，开源的。我需要使用直接VHDL，但我会给GHDL一个尝试。这似乎与另一篇文章类似，我只是没有真正理解可能导致问题的原因的解释。您的问题是：（i）您没有编译实体
移位器
，或者（ii）（如果有）实体与组件
移位器
不完全相同，这意味着您需要配置。