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Compilation VHDL编译错误

compilation compiler-errors vhdl

Compilation VHDL编译错误,compilation,compiler-errors,vhdl,Compilation,Compiler Errors,Vhdl,试图找出为什么这个VHDL代码总是返回编译错误。我不能让它喜欢的代码，无论我尝试 library IEEE; use IEEE.STD_LOGIC_1164.all; entity LabM5 is port( X : in STD_LOGIC; Y : in STD_LOGIC; Z : out STD_LOGIC ); end LabM5; architecture behv of LabM5 is begin process(X, Y)

试图找出为什么这个VHDL代码总是返回编译错误。我不能让它喜欢的代码，无论我尝试

library IEEE;
use IEEE.STD_LOGIC_1164.all;

entity LabM5 is
  port(
     X : in STD_LOGIC;
     Y : in STD_LOGIC;
     Z : out STD_LOGIC
     );
end LabM5;

architecture behv of LabM5 is
begin
  process(X, Y)
    begin
        if (X='1' and Y='1')then Z='1'; end if; 
    end process;

end behv;
错误包括：

Error: COMP96_0015: Lab M5.vhd : (16, 30): ';' expected.
Error: COMP96_0019: Lab M5.vhd : (16, 30): Keyword "end" expected.
Error: COMP96_0019: Lab M5.vhd : (16, 40): Keyword "process" expected.
Error: COMP96_0015: Lab M5.vhd : (17, 7): ';' expected.
Error: COMP96_0016: Lab M5.vhd : (17, 14): Design unit declaration       expected.
第16行是if语句，第17行是结束进程

端口，信号分配是用
端口进行的，信号分配是用
端口进行的，信号分配是用
端口进行的，信号分配是用
进行的，你会犯很多次错误，因为相等运算符与其他语言非常不同


  • 变量：使用
    ：=
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    你会犯很多次错误，因为相等运算符与其他语言非常不同
    

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    你会犯很多次错误，因为相等运算符与其他语言非常不同
    

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    你会犯很多次错误，因为相等运算符与其他语言非常不同
    

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