Compiler errors ModelSim Altera 10.1d-verilog I can'；得不到波形

我有一个基本的双稳态代码，我编译它没有任何错误，但当我点击run（f9）后不想添加波形时，我的altera程序什么都不做。。。 这是我的密码：

module bistable(input a, 
            input rst, 
            input ck,
            output reg out);
always@(posedge ck) 
if(!rst) out<=0; 
   else out<=a;         
endmodule

我做的程序没有时钟，我的波形显示得很好，但我认为这不是我问题的原因

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提前感谢您的帮助

永远的ck=~ck是一个零时间无限循环。在当前时间步上的所有操作完成之前，模拟不会移动到下一个时间步（当存在零时间无限循环时，这是不可能的）

给你的时钟加上时间延迟会有帮助。例如：
forever#5ck=~ck

检查您的日志文件。一些模拟器在遇到无限循环时会报告错误或警告

module test();
reg a; 
reg ck; 
reg rst; 
wire out; 
bistable bis(.a(a),.ck(ck),.rst(rst),.out(out));

initial begin
ck=0;
forever ck=~ck;
end
initial begin
a=1;
rst=0;
#14 rst=1;
#20 rst=0;
#10;
$stop;
end
endmodule