Verilog 4'中的语法错误；b0000
我似乎遇到了一个奇怪的语法错误。就我而言，这不应该是错的吗？我已经在EDA操场上进行了多次模拟。它们都返回一个语法错误 代码如下：Verilog 4'中的语法错误；b0000,verilog,Verilog,我似乎遇到了一个奇怪的语法错误。就我而言，这不应该是错的吗？我已经在EDA操场上进行了多次模拟。它们都返回一个语法错误 代码如下： //varaibles to store temp reg ID's reg [3:0] reg_d, reg_s, reg_t; always @* begin reg_d = 4’b0000; reg_s = 4’b0000; reg_t = 4’b0000; 我做了更多的事情，并且很好地结束了它。这里是错误 Error-[S
//varaibles to store temp reg ID's
reg [3:0] reg_d, reg_s, reg_t;
always @* begin
reg_d = 4’b0000;
reg_s = 4’b0000;
reg_t = 4’b0000;
Error-[SE] Syntax error
Following verilog source has syntax error :
"wramp.sv", 64: token is '\037777777742'
reg_d = 4\037777777742\037777777600\037777777631b0000;
看起来好像是
”''''“””''”