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Syntax 一行verilog代码

syntax verilog

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我网上有一行verilog代码，我不明白它的意思

rom_data <= #`DEL {rom[rom_addr+3],rom[rom_addr+2],rom[rom_addr+1],rom[rom_addr]};

rom\u数据分解：


1 rom_data <=
2 #`DEL 
3 {rom[rom_addr+3], rom[rom_addr+2], rom[rom_addr+1], rom[rom_addr]};



1 rom_数据8'b00_01_10_11


所有这些都是指向特定位置的
rom\u addr
。当rom_数据更改时，您将取下4个值，从
rom_addr
到
rom_addr+3
，并在延迟'DEL'后将其分配给
rom_数据。
下面是一个与@Morgan在