Types 为什么systemverilog 4状态变量需要更多内存？_Types_Verilog_System Verilog

Types 为什么systemverilog 4状态变量需要更多内存？

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systemverilog LRM中给出，4个状态变量需要更多位来编码X和Z。这些X和Z是如何编码的？

对于一个模拟器来说，要跟踪一个具有4态的位，它需要2位真实内存。模拟器可能会编码如下：

2'b00:  zero
2'b01:  x
2'b10:  z
2'b11:  one

如果使用2状态，则只需要1位内存来跟踪它

ie具有4种状态的32位总线将占用模拟器的64位内存，但如果使用2状态类型，则仅占用32位内存