如何在Quartus中使用多个Verilog文件_Verilog_Fpga_Quartus

如何在Quartus中使用多个Verilog文件

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如何在Quartus中使用多个Verilog文件,verilog,fpga,quartus,Verilog,Fpga,Quartus,我正在使用Altera（现在的Intel）的Quartus Prime开发软件和DE0_Nano Cyclone IV开发板学习Verilog。我有Charles Roth等人的书《使用Verilog的数字系统设计》，这本书在Verilog模块级别上看起来非常好。我也看过一些在线教程，我有一个项目使用一个Verilog文件，就目前而言还不错我缺少并且找不到关于如何将项目拆分为多个分层Verilog源文件的任何指导。我只想要层次结构的顶层文件，其中顶层模块在Quartus项目的.bdf文件中实例

我正在使用Altera（现在的Intel）的Quartus Prime开发软件和DE0_Nano Cyclone IV开发板学习Verilog。我有Charles Roth等人的书《使用Verilog的数字系统设计》，这本书在Verilog模块级别上看起来非常好。我也看过一些在线教程，我有一个项目使用一个Verilog文件，就目前而言还不错

我缺少并且找不到关于如何将项目拆分为多个分层Verilog源文件的任何指导。我只想要层次结构的顶层文件，其中顶层模块在Quartus项目的.bdf文件中实例化（项目的顶层绘制为回路）

有人知道怎么做吗？我认为简单地将低级文件包含在顶级Verilog文件中（通过` include指令）并不是最好的方法。（尽管我怀疑它会起作用）

感谢您的帮助，

John

首先，创建子电路（在HDL中或作为原理图/BDF文件）。完成后，保存它，打开子电路文件，选择

文件->创建/更新->为当前文件创建符号文件

。

然后，转到顶层原理图，并单击“符号”工具。除了基本体的标准列表外，还应该看到一组“项目”符号。在那里，您应该找到一个块，以便您的子电路包含在顶级模块中。

只需将Verilog文件添加到项目中：项目->在项目中添加/删除文件。。。它们将根据需要进行编译和实例化。

这适用于HDL文件，但如果要在原理图编辑器中实例化子电路，则需要创建符号文件（如我所述）。