Verilog 如何强制vivado在所有算术运算中使用dsp块
我试图在ZYNQ fpga上实现一个riscv核。我正在做一些优化方法来提高它的性能Verilog 如何强制vivado在所有算术运算中使用dsp块,verilog,signal-processing,fpga,vivado,synthesis,Verilog,Signal Processing,Fpga,Vivado,Synthesis,我试图在ZYNQ fpga上实现一个riscv核。我正在做一些优化方法来提高它的性能 我怎样才能强迫xilinx vivado在我的设计中使用DSP进行任何算术运算？我认为vivado通常会在任何时候都使用DSP 您可能希望在每次希望看到dsp时都尝试添加属性“use_dsp”，以强制vivado进行推断。 文件：（第66页搜索使用） 作为旁注。在第88页的文档中，有一个关于Vivado如何使用乘数的很好的解释 我不认为有办法要求vivado在推断乘数方面“更具侵略性”。（请参阅第44页查看选项
我怎样才能强迫xilinx vivado在我的设计中使用DSP进行任何算术运算？我认为vivado通常会在任何时候都使用DSP 您可能希望在每次希望看到dsp时都尝试添加属性“use_dsp”，以强制vivado进行推断。 文件：（第66页搜索使用） 作为旁注。在第88页的文档中，有一个关于Vivado如何使用乘数的很好的解释
我不认为有办法要求vivado在推断乘数方面“更具侵略性”。（请参阅第44页查看选项）很抱歉回答这个问题，但是：您认为您为什么需要强制执行此操作？您是否编写了一些代码，但DSP没有出现？我的经验是，Vivado总是使用DSP进行大的乘法和运算，除非已经用完了。您始终可以手动实例化它们，但这既困难又容易出错。