Vhdl 已使用标准逻辑，但未声明

我不熟悉VHDL。我试图使用std_logic_signed信号，但我不断收到错误“std_logic_signed已使用但未声明”。据我所知，我使用了正确的库，但谷歌搜索错误导致了许多相互矛盾的答案

以下是我的示例程序：

LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_arith.all;

entity bird is

end entity bird;

architecture arch of bird is

--Declare signals
signal speed : std_logic_signed (7 downto 0);

begin

end architecture arch;

---

导致错误的原因是什么？如何修复它？

因为类型名称已签名：

grep -i signed std_logic_arith.vhdl 
std_logic_arith.vhdl:    type SIGNED is array (NATURAL range <>) of STD_LOGIC;
...

--Declare signals
signal speed : signed (7 downto 0);