For loop Verilog For loop

我在verilog中有以下代码来测试For循环：

module test1;

reg [2:0] i;

initial
begin
    for(i=0;i<=3;i=i+1) begin
         #10;
         $display("%d",i);
    end
end

endmodule

模块test1；
reg[2:0]i；
最初的
开始
for（i=0；i这与
for
循环如何知道何时停止有关

当你写作时

for(i=0;i<=3;i=i+1)

但您将循环直到
j
变为4：

for(j=-3;j<=3;j=j+1)

for（j=-3；j这与
for
循环如何知道何时停止有关

当你写作时

for(i=0;i<=3;i=i+1)

但您将循环直到
j
变为4：

for(j=-3;j<=3;j=j+1)

（j=-3；j）的