System verilog 合格SVA'；模拟中的s##[0:$]_System Verilog_Uvm_System Verilog Assertions

System verilog 合格SVA'；模拟中的s##[0:$]

system-verilog

System verilog 合格SVA'；模拟中的s##[0:$],system-verilog,uvm,system-verilog-assertions,System Verilog,Uvm,System Verilog Assertions,我拥有以下SVA财产： $rose(hresetn) |-> ( ##[0:$] $rose(signal_a) ##[0:2] ($rose(signal_b)); 在模拟过程中，如果信号\u a从未出现（功能上可以接受），我的测试是否会以错误结束？如果在运行时从未发生过，模拟器是否将##[0:$]视为错误/违规，或者将其视为从未满足的属性谢谢。SystemVerilog既有弱属性又有强属性。默认情况下，一切都很弱，这意味着没有匹配只是一个不完整的断言

我拥有以下SVA财产：

$rose(hresetn) |-> (
        ##[0:$] $rose(signal_a)
        ##[0:2] ($rose(signal_b));

在模拟过程中，如果

信号\u a

从未出现（功能上可以接受），我的测试是否会以错误结束？如果在运行时从未发生过，模拟器是否将

##[0:$]

视为错误/违规，或者将其视为从未满足的属性

谢谢。

SystemVerilog既有

弱属性

又有

强属性。默认情况下，一切都很弱，这意味着没有匹配只是一个不完整的断言，既不通过也不失败。某些工具可以报告从未完成的任何断言尝试。但也有一个strong
属性限定符，如果在模拟结束时序列不匹配，它将报告错误。（注意并非所有工具都实现了此功能）
您尝试过吗？