第二，如果循环在verilog中不工作，并且生成了锁存。如何修复这些问题？
我是Verilog的新手。我尝试了下面的代码，将“任务”调用到if循环中。。语法正确。但是，当我以choice作为010执行行为模拟时，循环不起作用。输出显示为全零，合成报告显示已生成锁存。如何修复这两个问题第二，如果循环在verilog中不工作，并且生成了锁存。如何修复这些问题？,verilog,Verilog,我是Verilog的新手。我尝试了下面的代码，将“任务”调用到if循环中。。语法正确。但是，当我以choice作为010执行行为模拟时，循环不起作用。输出显示为全零，合成报告显示已生成锁存。如何修复这两个问题 module a(choice,data1,data2,result); input[2:0]choice; input[6:0]data1; input[8:0]data2; output[8:0]result; reg[8:0]reg_result; wir
module a(choice,data1,data2,result);
input[2:0]choice;
input[6:0]data1;
input[8:0]data2;
output[8:0]result;
reg[8:0]reg_result;
wire[3:0]choice;
wire[6:0]data1;
wire[8:0]data2;
wire[8:0]result;
initial///initailllllllllllllllllllllllllll
begin
reg_result=0; //declaring output register to 0 initially
end
always @(data1 or data2 or choice )
begin
if(choice==001)////if loop 1
begin
taskoperation(data1,reg_result);///load result from task
end
if(choice==010)//when choice is given as 010 the simulated output gives me all
begin//zeroes in result(output reg)
taskoperation(data2,reg_result);
end
end
//task operation
task taskoperation(
input [8:0]datainput;
output [8:0]dataoutput
);
dataoutput[8:0]=~(datainput[8:0]);//taskoperation
endtask
assign result=reg_result;
endmodule
case (choice)
3'b001 :
begin
taskoperation(data1,reg_result);
end
3'b010 :
begin
taskoperation(data2,reg_result);
end
default : $display("Error in choice"); //Know when there are other issues!
endcase
module a(
input [2:0] choice,
input [6:0] data1,
input [8:0] data2,
output reg [8:0] result );Verilog-2001支持ANSI样式。每当您有非顺序块时，都会生成锁存。任何始终块在灵敏度列表中都没有@posedge或@negedge，并且RTL中有一个可能的代码路径，导致信号保留其旧值 例如：
if (foo)
bar = 1;
// no else
if (foo)
bar = 1;
else
bar = ~fred;
bar = ~fred;
if (foo)
bar = 1;