如何在xilinx verilog中使用默认模块，如M2_1 MUX或FD触发器？

我能够在xilinx原理图中使用这些默认模块，如M2_1 MUX、FD触发器等

在verilog中，我只能使用基本门，如and、or、not、xor等

但是我可以在verilog中使用这些内置多路复用器（M2_1）或触发器（FD）吗？，因为如果我使用行为代码，在某些情况下，synopsis或xilinx中的合成可能会很差。我还想使用系统级设计

请帮我解决这个问题我是否需要包括任何库才能访问此（内置门）？

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请提供示例代码。我希望在verilog中直接实例化这些（Mux和触发器），就像和，或等一样。

是的，您可以在verilog中使用它们。Xilinx提供了有关如何操作的用户指南

我提供链接的用户指南提供了一个FDCE触发器示例，如（第131页）：

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谢谢，这是一个很大的帮助。那么多路复用器呢。对于多路复用器，文档给出了带有LUT类型多路复用器的MUXF7原语，例如

MUXF7 MUXF7_inst（.O（O），//MUX到常规路由的输出。I0（I0），//输入（连接到LUT6 O6引脚）。I1（I1），//输入（连接到LUT6 O6引脚）。S（S）//输入选择到MUX）;。但我不确定这是否是你想要的。
// FDCE:Single Data Rate D Flip-Flop with Asynchronous Clear and
// Clock Enable (posedge clk).
// 7 Series
// Xilinx HDL Libraries Guide, version 2012.2 
FDCE #(
    .INIT(1'b0)
    // Initial value of register (1'b0 or 1'b1)
)
FDCE_inst
(
    .Q(Q),
    // 1-bit Data output
    .C(C),
    // 1-bit Clock input
    .CE(CE),
    // 1-bit Clock enable input
    .CLR(CLR),
    // 1-bit Asynchronous clear input
    .D(D)
    // 1-bit Data input 
);
// End of FDCE_inst instantiation