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Vhdl 如何找到RTL代码支持的最大频率？

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Vhdl 如何找到RTL代码支持的最大频率？,vhdl,verilog,system-verilog,fpga,register-transfer-level,Vhdl,Verilog,System Verilog,Fpga,Register Transfer Level,我有一个非常基本的问题，我们如何得出我的可合成RTL代码支持的最大频率？在Vivado、quartus和Yosys工具中，我们在哪里检查它呢？在Yosys的情况下，最好使用另一个开源工具，如opensta，它的存储库在下面的链接中，下面是一个简单的脚本示例，您可以在该工具上运行以获得计时检查 read_liberty <standard_cell_library_name> read_verilog <name_of_verilog_file(s)) link_design &

我有一个非常基本的问题，我们如何得出我的可合成RTL代码支持的最大频率？在Vivado、quartus和Yosys工具中，我们在哪里检查它呢？在
Yosys
的情况下，最好使用另一个开源工具，如
opensta
，它的存储库在下面的链接中，下面是一个简单的脚本示例，您可以在该工具上运行以获得计时检查

read_liberty <standard_cell_library_name>
read_verilog <name_of_verilog_file(s))
link_design <name_of_top_module>
create_clock -name clk -period 10 {<name_of_clock_inside_your_module>}
report_checks

read\u liberty

read_verilog这应该在工具的文档中涵盖。RTL代码是一个高级行为描述，没有最高频率的概念。我们只有在RTL被合成成网表并通过装配工生成后装配网表后，才能得到这个想法。请查看Quartus生成的报告，您将看到包含设备设计fmax的报告。