卷积编码器中的零填充（尾位）。VHDL

这是卷积编码器顶层模块的实体。当input_tlast='1'时，我想对input_tdata进行零填充。问题是，仅在1个时钟周期内，输入_tlast是高的，但我想在尽可能多的时钟周期中添加（k-1）个零，其中k=7。有什么帮助吗

entity conv_encoder is

    Port (

           clk         : in STD_LOGIC;
           rst         : in STD_LOGIC;

           input_tvalid : in STD_LOGIC; 
           input_tdata  : in STD_LOGIC; -- Input data to be encoded
           input_tlast  : in STD_LOGIC; --Indicates End of Packet

           output_tvalid   : out STD_LOGIC;

           y_out_1         : out STD_LOGIC;
           y_out_2         : out STD_LOGIC;        
           output_tdata    : out STD_LOGIC_VECTOR (1 downto 0)
           );
end conv_encoder;

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在一般情况下，您必须构建具有足够深度的FIFO。写入端将连接到输入端，读取端将连接到输出端。断言输入列表时，暂停从FIFO读取，并使用倒计时将零插入输出

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这取决于需求的细节，您是否可以简化它。例如，如果在“数据包结束”之后可以丢弃输入数据，那么您实际上不需要FIFO。

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