VHDL中的Case语句与If-else
VHDL中if-else和case语句的主要区别是什么。虽然两者看起来很相似，有时会互相替换。但经过综合后，逻辑电路会出现什么我们什么时候应该使用if else或case语句？假设if语句和case语句描述相同的行为，那么在合成工具完成转换和优化后，生成的电路可能是相同的 正如Paebbels在评论中所写，相关综合指南中描述了每个工具的详细信息，并且可能存在结果可能不同的工具依赖情况，但作为一般工作假设，综合工具将进入相同的电路，以获得等效的if语句和case语句 关键点通常是生成正确且可维护的VHDL代码，这里的可读性很重要，因此，根据代码最直接的部分选择if语句或case语句，，不要试图通过VHDL构造控制生成的电路，除非有特殊原因需要这样做VHDL中的Case语句与If-else,vhdl,Vhdl,VHDL中if-else和case语句的主要区别是什么。虽然两者看起来很相似，有时会互相替换。但经过综合后，逻辑电路会出现什么我们什么时候应该使用if else或case语句？假设if语句和case语句描述相同的行为，那么在合成工具完成转换和优化后，生成的电路可能是相同的 正如Paebbels在评论中所写，相关综合指南中描述了每个工具的详细信息，并且可能存在结果可能不同的工具依赖情况，但作为一般工作假设，综合工具将进入相同的电路，以获得等效的if语句和case语句 关键点通常是生成正确且可维护的
请注意，在if语句中，早期条件优先于后期条件，但在case语句中，所有
when此外，如果使用太多不同的信号作为if的条件，则可能会影响计时。这可能意味着你的时钟频率受到限制，如果你在高速工作，而且这个列表还在继续。时钟偏移、需要限制信号等。只有使用合成工具“合成指南”才能详细回答此问题。每个供应商都有如何将VHDL语句转换为逻辑的文档。这两种陈述都有优点和缺点。通常情况下，您的合成工具应该为这两种表单生成最佳代码，因此请使用可读性和可维护性更好的代码。
if/then/elsif/elsecase