Memory 处理器和RAM如何同步？

例如，如果我的ram内存以1333MHz的频率运行，而处理器以4GHz的频率运行，那么内存控制器（位于处理器中）如何向ram内存发送命令（活动、读取、写入等），如果它们都以不同的速度运行？

在时钟域之间的边界上缓冲一些消息，尤其是当时钟彼此之间不是固定的比率时。(). 还有一个更具技术性的谷歌点击：。你用谷歌搜索过这个吗？内存控制器以内存速度运行，并处理与CPU其余部分的通信。在多核Xeon中，每个核都可以以不同的频率运行，这与Intel的“客户端”芯片不同，后者所有核共享一个时钟（但有些核可以暂停）。这是现代CPU具有缓存的主要原因之一。CPU与缓存对话，内存控制器与缓存对话。因此，在我的示例中，内存控制器的运行频率是1333MHz（不是4GHz），不是吗？而在高速缓存和内存控制器之间的通信是在“必须完成”时，对吗@PeterCordesBTW如果这是DDR3 RAM（可能），那么1333MHz是传输速度，但总线速度是666MHz，实际模块本身运行的时钟仅为166MHz（我猜是使用SerDes达到更高的传输速度？）。因此，它甚至比这个问题已经提出的问题还要复杂。@BeeOnRope:Dr.Bandwidth报告说，Haswell和更高版本的Xeon系统可以保持非核心高，即使没有核心处于高时钟；这对于跟踪来自另一个套接字的窥探非常重要。IDK，如果客户端芯片有任何类似的功能。早期的xeon（如SnB xeon）可能在单核基准测试中表现不佳，因为另一个套接字在其L3上计时。在时钟域之间的边界处有一些消息缓冲，特别是当时钟彼此之间的比率不固定时。(). 还有一个更具技术性的谷歌点击：。你用谷歌搜索过这个吗？内存控制器以内存速度运行，并处理与CPU其余部分的通信。在多核Xeon中，每个核都可以以不同的频率运行，这与Intel的“客户端”芯片不同，后者所有核共享一个时钟（但有些核可以暂停）。这是现代CPU具有缓存的主要原因之一。CPU与缓存对话，内存控制器与缓存对话。因此，在我的示例中，内存控制器的运行频率是1333MHz（不是4GHz），不是吗？而在高速缓存和内存控制器之间的通信是在“必须完成”时，对吗@PeterCordesBTW如果这是DDR3 RAM（可能），那么1333MHz是传输速度，但总线速度是666MHz，实际模块本身运行的时钟仅为166MHz（我猜是使用SerDes达到更高的传输速度？）。因此，它甚至比这个问题已经提出的问题还要复杂。@BeeOnRope:Dr.Bandwidth报告说，Haswell和更高版本的Xeon系统可以保持非核心高，即使没有核心处于高时钟；这对于跟踪来自另一个套接字的窥探非常重要。IDK，如果客户端芯片有任何类似的功能。早期的xeon（如SnB xeon）在单核基准测试中可能表现不佳，而另一个套接字在其L3上计时。