VHDL中具有可变大小的std_逻辑_向量的声明_Vhdl

VHDL中具有可变大小的std_逻辑_向量的声明

vhdl

VHDL中具有可变大小的std_逻辑_向量的声明,vhdl,Vhdl,在使用vhdl语言的结构描述中，我想说明的是一个具有可变大小的std_逻辑_向量。此大小由相同结构中的另一个组件决定。如何继续。创建一个包，将常量分配给所需长度，并在组件上声明端口长度时使用该常量，在结构代码中声明标准逻辑向量。这样，长度将自动匹配。我将使用通用。泛型参数在实体声明之外指定。模拟器和合成器也很好地支持它们。如果值是可配置的，那么泛型是正确的选择，但是如果值是固定的（不可配置），那么应该在单个位置指定值。

在使用vhdl语言的结构描述中，我想说明的是一个具有可变大小的std_逻辑_向量。此大小由相同结构中的另一个组件决定。如何继续。

创建一个

包

，将

常量

分配给所需长度，并在

组件上声明端口长度时使用该常量
，在结构代码中声明标准逻辑向量
。这样，长度将自动匹配。
我将使用通用
。泛型参数在实体声明之外指定。模拟器和合成器也很好地支持它们。
如果值是可配置的，那么泛型是正确的选择，但是如果值是固定的（不可配置），那么应该在单个位置指定值。