vhdl语言中的一种并串变送器

该代码适用于具有复位、go clk和sout的并串变送器

这是代码，但它给我错误

数组长度1不正确。预计长度为11

错误：COMP96_0083:proj22.vhd:28，9:选择表达式的类型与大小写表达式不匹配

错误：COMP96_0301:proj22.vhd:26,3:当未涵盖所有备选方案时，必须存在“其他”选项

数组长度1不正确。预计长度为11

错误：COMP96_0083:proj22.vhd:28，9:选择表达式的类型与大小写表达式不匹配

VHDL是一种强类型语言。clk_计数器的宽度为12位。它必须与a兼容的文本a硬编码的值和宽度相同的b进行比较。1是字符串，b是错误的宽度。必须为标准逻辑向量使用二进制字符串，且宽度必须匹配，例如：

when "00000000001" =>   sout(1)<= '0' ;
when "00000000010" =>   sout(1)<= sout(2)<= pin(0);

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欢迎来到堆栈溢出。如果你遵循指导原则，你更有可能得到一个有用的答案。具体来说，发生了什么，你期望发生什么？其次，提供一些可执行的东西，以便其他人可以轻松地看到您看到的内容。最后，只需提供重现问题所需的最低代码。“这最后两个被称为”MatthewTaylor谢谢你修复了这个烂摊子。

when "00000000001" =>   sout(1)<= '0' ;
when "00000000010" =>   sout(1)<= sout(2)<= pin(0);

when others =>   sout= (others => 'X') ;