如何在vhdl中声明自定义库？

我正在浏览一个使用自定义库的代码。但是我看不到图书馆的内容。另外，我想知道这个库是如何创建的。它适用于actel FPGA A42，开发人员将该库命名为A42.all。使用的工具是Libero IDE，库是在该工具中创建的，而不是VHDL本身。 例如，在modelsim中，使用vlib命令创建库，例如

vlib my_library;

在VHDL中，可以使用library命令将库包含在任何区域中，使用use命令可以包含对象（例如包）：

library my_library;
use my_library.some_package.all;

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你的问题不清楚。参见IEEE Std 1076-2008 13.2设计库“设计库是之前分析的设计单元的依赖于实现的存储设施。”创建库依赖于实现（工具）。library子句使与实现库关联的库逻辑名称（标识符）可见。库逻辑名称不是扩展名称（后缀为all，8.3选定名称），all可以出现在use子句中（12.4 use子句，13.4上下文子句）。要（重新）分析或查看库的设计单元，您需要它们的VHDL源代码。谢谢…该工具是Libero IDE。是否有任何方法可以使用Libero IDE工具查看自定义库（库的详细信息）？@rubana是的，几乎可以肯定。阅读说明了解如何操作。（我并不是说这无益。我确实可以访问Libero，但设置起来会有点麻烦。然后我必须阅读说明。）