超低功耗加法器和多路放大器vhdl

我工作在一个低频30千赫的模块，需要有一个超低功耗。问题在于研究的重点是提高加法器和乘法器的性能，而不是功耗。 谁能告诉我乘法器和加法器功耗最低的最佳架构是什么

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谢谢

在VHDL环境下，这似乎是一个有效的问题

电力使用由两个因素组成，静态和动态。前者与设计使用的资源区域有关，后者与设计中每秒传输信号的数量有关。这种动态功率是由许多因素造成的，例如晶体管的开关损耗，以及设计中的导线将具有电容元件这一事实

在您建议的非常低的速度下，静态功耗将占主导地位，因此可以采取的方法是减小设计的尺寸

例如，有许多已出版的位串行乘法器设计

对于加法器，根据操作数的宽度/数量，您可以重点使用压缩树作为预处理步骤

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当然，这些只是建议，在很大程度上取决于您的目标硬件。

这是一个本地化的问题，我认为您在这里不会得到任何回应。所以更倾向于一个编码问题站点。同意Michael的观点。您可能会更幸运地在“谢谢您”，让我用另一种形式提出我的问题：什么是加法器和乘法器体系结构，可以实现最低功耗，这样我就可以使用vhdl构建它们。知道延迟不是一个重要问题