Verilog 显示错误输入的模拟器

我已经用verilog为一个程序编写了一个测试台。奇怪的问题是，模拟器显示的输入与我提供的输入完全不同。因此，输出也受到影响。为什么会这样？我正在Xilinx中测试代码。这是试验台

我的输入是1010101 模拟器显示011011

module HamDecoderTop;

// Inputs
reg clk;
reg rst;
reg [6:0] hword;

// Outputs
wire [3:0] data;


HammingDecoder uut (
    .clk(clk), 
    .rst(rst), 
    .hword(hword), 
    .data(data)
);

initial begin
    // Initialize Inputs
    clk = 0;
    rst = 0;

    #1 rst =1;

    #10 hword = 1010101;


end

always
#2 clk=~clk;

endmodule

下面是模拟器显示的内容

---

如果希望将hword文字值解释为七位二进制，则需要在其前面加上

7'b

。默认情况下，它被解释为十进制值

1010101

，当转换为二进制时，它是

11110100110101

。这个二进制数的前7位是您在模拟器中看到的。

输出正常。时钟在每2个单位后切换，hword在10个时间单位后取值

10101

。