Warning: file_get_contents(/data/phpspider/zhask/data//catemap/9/google-cloud-platform/3.json): failed to open stream: No such file or directory in /data/phpspider/zhask/libs/function.php on line 167

Warning: Invalid argument supplied for foreach() in /data/phpspider/zhask/libs/tag.function.php on line 1116

Notice: Undefined index: in /data/phpspider/zhask/libs/function.php on line 180

Warning: array_chunk() expects parameter 1 to be array, null given in /data/phpspider/zhask/libs/function.php on line 181
Syntax Verilog：一个case结构中的许多case都有更好的语法_Syntax_Case_Verilog - Fatal编程技术网
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Syntax Verilog：一个case结构中的许多case都有更好的语法

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Syntax Verilog：一个case结构中的许多case都有更好的语法,syntax,case,verilog,Syntax,Case,Verilog,我在Verilog中有一个案例结构，大约有95个案例 case(address) 5'd0: header_buffer[7:0] <= writedata; 5'd1: header_buffer[15:8] <= writedata; 5'd2: header_buffer[23:16] <= writedata; 5'd3: header_buffer[31:2

我在Verilog中有一个案例结构，大约有95个案例

        case(address)
            5'd0: header_buffer[7:0] <= writedata;
            5'd1: header_buffer[15:8] <= writedata;
            5'd2: header_buffer[23:16] <= writedata;
            5'd3: header_buffer[31:24] <= writedata;

案例（地址）

5'd0:header\u buffer[7:0]可以通过位切片在一行或两行中完成，但是您需要检查合成器属性是否生成了它


header_buffer[8*address +: 8] <= writedata;



header\u缓冲区[8*地址+：8]

if (address < MAX_ADDRESS)
  header_buffer[8*address +: 8] <= writedata;