Math 用verilog（符号扩展）编辑算法

（编辑）我正在做verilog算术项目，我被符号扩展部分卡住了（假设这就是问题所在）。我有4位输入A，B，应该有8位输出。对于某些过程（sum，sub…），我需要使用符号扩展来进行8位输出。对于算术体，我有以下代码。这是代码的一半。我没有包括一半，因为它只是很长

module arithmetic(A, B, AN0, DP, sum, sub, mult, div, comp, shiftLeft, 
shiftRight, signExtend);

   input signed [3:0] A, B;

   output [7:0] sum, sub, mult, div, comp, shiftLeft, shiftRight, 
   signExtend;

   output AN0, DP;

   //sum
   reg [4:0] qsum;   
   always@ (A, B)
      qsum = A+B;

   assign sum = {{3{qsum[4]}},qsum};

   //sub
   reg [4:0] qsub;

   always@ (A, B)
      qsub = A-B;

   assign sub = {{3{qsub[4]}},qsub};

   //mult
   reg [7:0] qmult;
   always@ (A, B)
      qmult = A * B;

   assign mult = qmult;

当我检查我的模拟时，它没有任何值，只有Z和Xs。它甚至不显示任何输入值。为什么会这样？？多谢各位

（编辑）这是我的测试台代码。有8种运算（和、减、乘、除、比较器、移位、移位、移位、符号扩展）

lap3_最上面的文件在这里。（mux_8_1将选择输出并通过结果输出。如果您需要代码，请告诉我！但我认为mux工作正常）

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非常感谢你们

我尝试模拟您的代码，发现您的代码中存在以下错误：当您在testbench模块中实例化top模块时，您使用的是

lab3_top ulap3_top（…）

lab3_模块的顶级名称，但您希望哪个模块有另一个名称

module lap3_top（…）lap3_顶部

我更改了名称，一切正常（在波形上，您可以看到
ZZ
state，
因为我在代码中没有
mux_8_1
模块，很少有操作没有说明）

顺便说一下，我想你在添加这个标签时使用Vivado。若那个样的话，就会有一个提示如何检查这样的错误（在模块和实例化中使用不同的名称，或者当您在模块中遇到一些无法在库中编译的错误时）。如果展开层次结构中的所有模块​ 您将在出现错误的地方找到
？
登录模块
 你好，Jake，你能分享一些你的测试台代码吗？你也能发布你的
lab3_top
模块吗，它能看到从
testbench
到
sum
模块的所有连接吗？@Jake我还添加了更多信息，希望能在今后与Vivado的工作中帮助你
module lap3_top_tb();
reg signed [3:0] A, B;
reg [2:0] Operation;
wire [7:0] Result;
wire DP, AN0;

lab3_top ulap3_top(
  .A(A),
  .B(B),
  .Operation(Operation),
  .Result(Result),
  .DP(DP),
  .AN0(AN0)
);

initial begin
   A = 6; B = 7; Operation = 0;
   #20;
   A = -6; B = -7; Operation = 0;
   #20;      
   A = 6; B = 7; Operation = 1;
   #20;
   A = -6; B = -7; Operation = 1;
   #20;
   A = 6; B = 7; Operation = 2;
   #20;
   A = -6; B = 7; Operation = 2;
   #20;
   A = 7; B = 4; Operation = 3;
   #20;
   A = 7; B = 0; Operation = 3;
   #20;
   A = 6; B = 7; Operation = 4;
   #20;
   A = -6; B = -7; Operation = 4;
   #20;
   A = 1; B = 6; Operation = 5;
   #20;
   A = 1; B = -6; Operation = 5;
   #20;
   A = 1; B = 6; Operation = 6;
   #20;
   A = 1; B = -6; Operation = 6;
   #20;
   A = 6; B = 0; Operation = 7;
   #20;
   A = -5; B = 0; Operation = 7;
   #20;
end

endmodule

module lap3_top(A, B, Operation, Result, AN0, DP);
   input signed [3:0] A, B;
   input [2:0] Operation;
   output AN0, DP;

   output [7:0] Result;
   wire a, b, c, d, e, f, g, h;

   arithmetic uarithmetic(
   .A(A), 
   .B(B), 
   .AN0(AN0), 
   .DP(DP), 
   .sum(a), 
   .sub(b), 
   .mult(c), 
   .div(d), 
   .comp(e), 
   .shiftLeft(f), 
   .shiftRight(g), 
   .signExtend(h)
   );

   mux_8_1 umux8_1(
   .A(a), 
   .B(b), 
   .C(c), 
   .D(d), 
   .E(e), 
   .F(f), 
   .G(g), 
   .H(h), 
   .Operation(Operation), 
   .Result(Result)
   );

endmodule